[an error occurred while processing this directive]
|
А верилог поддерживает разной ширины шины по входу и выходу.
Если с VHDL это не проходит, и требуются шины одинаковой ширины, то для сумматора signed никчему. Если число без знака, расширяете 0 в старшем разряде по входам, если со знаком, то знак:
SUM <= (A(3) & A) + (B(3) & B);
E-mail: info@telesys.ru