А вот ЭТО (дорогоая редакция, я продолжаю превращаться в нефритовый стебель) («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] А вот ЭТО (дорогоая редакция, я продолжаю превращаться в нефритовый стебель)

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено ReAl 21 марта 2006 г. 16:28
В ответ на: Q5.1SP1, проблема осталась (+) отправлено <font color=gray>Tiro</font> 20 марта 2006 г. 01:22

`define shift_time(val) (((val) + timing_shift) % line_pixels)

Строка:

blank_end = `shift_time( ccd500x582 ? (114-8) : (169-12) ),

Ошибка:

Error: Verilog HDL syntax error at cxd2463_timing.v(43) near text ")"; expecting binary operator

А вот так ошибки нет:

blank_end = `shift_time( ccd500x582 ? 114-8 : 169-12 ),

ЗА ЧТО?

Отправка ответа