[an error occurred while processing this directive]
я так понял, что для формальной верификации нужна полнота асертов
(«Телесистемы»: Конференция 'Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено yes 10 февраля 2006 г. 12:38
В ответ на: С SMV народ приспособился из VHDL->Verilog->SMV (+) отправлено <font color=gray>Shtirlits</font> 09 февраля 2006 г. 20:18

ну то есть при дополнении верилога (или VHDL) PSL/shugar-ом нужно будет иметь два полных описания
что кажется накладным, да и влом

а писать на каком-то специальном языке боевой проект - тоже дело стремное (ну и если я правильно понял - кроме явных FSM на таких языках остальное плохо описывается)

я поэтому остановился на варианте - частично пишу асерты на некоторые хитрые места для симуляции/кавериджа, а с формальной верификацией - пока подожду

equivalence check, имхо, штука полезная, но платить кучу денег за формалити жалко (самому лицензию ковырять - способностей не хватает)... это только если кто поделится :)

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 
NoIX ключ Запомнить

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Rambler's Top100 Рейтинг@Mail.ru
Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание

E-mail: info@telesys.ru