[an error occurred while processing this directive]
|
ну то есть при дополнении верилога (или VHDL) PSL/shugar-ом нужно будет иметь два полных описания
что кажется накладным, да и влом
а писать на каком-то специальном языке боевой проект - тоже дело стремное (ну и если я правильно понял - кроме явных FSM на таких языках остальное плохо описывается)
я поэтому остановился на варианте - частично пишу асерты на некоторые хитрые места для симуляции/кавериджа, а с формальной верификацией - пока подожду
equivalence check, имхо, штука полезная, но платить кучу денег за формалити жалко (самому лицензию ковырять - способностей не хватает)... это только если кто поделится :)
E-mail: info@telesys.ru