[an error occurred while processing this directive]
Мне его предупреждения не нравятся, особенно последнее предложение(+)
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
cdg 03 февраля 2006 г. 12:46
В ответ на: Ответ: отправлено
SAZH 03 февраля 2006 г. 11:12
Warning: Verilog HDL warning at ttt.v(10): can't infer register for Procedural Assignment in Always Construct because the clock signal isn't obvious. Generated combinational logic instead.