Вот за это реальное спасибо. wait until rising_edge(clk); - самое то что надо, как и предполагалось - именно этого ему нехватало. Нормально моделируется после слегка подправленного тест бенча (в теле письма). Книжку скачал, обязательно почитаю. До этого я всегда в графике тесты рисовал. Еще раз - огромное спасибо. («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Вот за это реальное спасибо. wait until rising_edge(clk); - самое то что надо, как и предполагалось - именно этого ему нехватало. Нормально моделируется после слегка подправленного тест бенча (в теле письма). Книжку скачал, обязательно почитаю. До этого я всегда в графике тесты рисовал. Еще раз - огромное спасибо.

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено Vasily 02 февраля 2006 г. 13:49
В ответ на: Я приведу пример на ВХДЛ, т.к. пишу на нем, я задаю регистровое воздейстиве так(+) отправлено <font color=gray>des00</font> 02 февраля 2006 г. 09:56

sclkgen : process
begin
sclk <= '1';
wait for 10 ns ; sclk <= '0';
wait for 10 ns ;
end process sclkgen;

fsgen : process
begin
fs <= '1';
wait for 18 ns ;
wait until rising_edge(sclk); fs <= '0';
wait for 618 ns ;
wait until rising_edge(sclk);
end process fsgen;

fs - длительностью 1 период sclk и с 32-кратным периодом.

Составить ответ ||| Конференция ||| Архив

Ответы

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание

E-mail: info@telesys.ru

Ответы

Отправка ответа