[an error occurred while processing this directive]
Наверно у меня было подобное.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено zlyh 02 февраля 2006 г. 10:40
В ответ на: Задержка на 1 такт на D-триггере в Верилоге. Синтезируется Precision нормально как и задумано. Но функциональная симуляция в Active HDL рисует идентичные сигналы на входе и выходе триггера, без сдвига. Исходник в теле письма. Что я делаю неправильно? Спасибо заранее. отправлено Vasily 01 февраля 2006 г. 16:24

Года три назад я здесь (или в FPGAшной) писал об аналогичной ситуации. Только был VHDL. И тестбенч был не причём. Разница была именно внутри синтезируемого проекта. Выключал оптимизацию - не помогло. Так тупо вставил задержку, промоделировал. А для синтеза убирал задержку. По частям, отдельно блоки работали правильно. Вместе нет.
Себя успокаиваю тем что это глюк. Но в глубине себя всё же подозреваю что где-то был некорректно описан код и на большом проекте компилятор клинило.

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 
NoIX ключ Запомнить

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Rambler's Top100 Рейтинг@Mail.ru
Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание

E-mail: info@telesys.ru