[an error occurred while processing this directive]
|
Года три назад я здесь (или в FPGAшной) писал об аналогичной ситуации. Только был VHDL. И тестбенч был не причём. Разница была именно внутри синтезируемого проекта. Выключал оптимизацию - не помогло. Так тупо вставил задержку, промоделировал. А для синтеза убирал задержку. По частям, отдельно блоки работали правильно. Вместе нет.
Себя успокаиваю тем что это глюк. Но в глубине себя всё же подозреваю что где-то был некорректно описан код и на большом проекте компилятор клинило.
E-mail: info@telesys.ru