[an error occurred while processing this directive]
|
Кто-нибудь сталкивался с такой проблемой: код написанный на Verilog HDL, прекрасно симулируется симулятором Quartusa. Но при заливке железа - вариант нулевой! железо не работает!
Не могу понять, в чем причина - переписывал код по разному и каждый раз все повторяется: симулятор показывает - все отлично, а в натуре сыплются сбои. Причем сбои это не аппаратные - аппаратура полностью проверена!
Рекбус...!
E-mail: info@telesys.ru