|
|
1) мод разве синтезируемое ?
Обявление имеет вид
entity divider is
port(
CLK_IN: IN STD_LOGIC; --входная частота
CLK_OUT: OUT STD_LOGIC; --выходная частота
DIV: IN STD_LOGIC_VECTOR(6 downto 0); -- делитель
LOAD: IN STD_LOGIC; -- строб загрузки делителя
ENABLE: IN STD_LOGIC; -- разрешение счета
);
end counter;
У меня получается только делинель на CLK_IN/2^DIV, а хочется CLK_IN/DIV
|
|
E-mail: 
info@telesys.ru
