Отправлено vitaliy 14 декабря 2005 г. 01:17

дана шина di (четное количество бит), на выход надо выдать единицу если все четные биты ==1, а все нечетные ==0, т.е
if(di == 1010101010...) ddd = 1;
задачка в том что ширина шины переменная.

parameter WIDTH = 16;
input [WIDTH-1:0] di;
output ddd;

assign ddd= ????????? ;

• Ответ: ништяк. про assign out = (in=={width/2{2'b10}}) я сам догадался. а вот про generate первый раз слышу. спасибо. — vitaliy   (14.12.2005 22:01 213.247.189.41, пустое)
  • Это из 2001-го... В оригинальном не было. — SM   (14.12.2005 22:37 213.141.158.26, пустое)
    • Ответ: оффтоп. а /*synthesis attributes "rloc=R[iii]C"/* атрибуты в верилоге таким образом генерить можно??? в цикле формиреум string.?? — vitaliy   (14.12.2005 23:04 213.247.189.41, пустое)
      • В верилоге 2001 придумано для этого (* *) специальные символы для команд синтезаторую. Но вот можно ли внутри них в generate что-то делать, я не знаю. — SM   (15.12.2005 00:34 213.141.158.26, пустое)
• Я бы сделал так (+) — SM   (14.12.2005 20:18 213.141.158.26, 179 байт)
  • Ответ: — SAZH   (14.12.2005 23:20 217.15.19.131, 33 байт)
    • затем, чтобы обработать случай нечетного width — SM   (15.12.2005 00:35 213.141.158.26, пустое)
      • Ответ: — SAZH   (15.12.2005 10:39 212.113.112.201, 149 байт)
        • Ну блин, не стой стороны биты считал :) — SM   (15.12.2005 10:45 213.141.158.26, 69 байт)
          • Ответ: — SAZH   (15.12.2005 11:09 212.113.112.201, 32 байт)
• Ответ: — SAZH   (14.12.2005 11:58 212.113.112.201, 335 байт)
  • Ответ: — SAZH   (14.12.2005 12:02 212.113.112.201, 215 байт)
• Ответ: — SAZH   (14.12.2005 11:57 212.113.112.201, 332 байт)
• Элементарно. Даже лениво писать как. — druzhin   (14.12.2005 10:50 80.92.98.198, пустое)

E-mail: info@telesys.ru