Отправлено zlyh 28 октября 2005 г. 17:04 В ответ на: нет, хочется вот так: отправлено Larionov 27 октября 2005 г. 18:44

Можно объявить сигнал как
signal rw: std_logic register := '0';
Вот тот "register" должен сохрянять последнее значение когда на сигнале отключают все драйвера. Я это когда-то пробовал, не получилось. Плакать не стал т.к. в синтез это не идёт.
Поэтому (как тут и говорят) исходи из того что хочется получить в железе. У Xilinx есть элемент FDDRRSE для этих DDRов. В документации описано как его infered-ить.

Можно бы запхнуть в один процесс
process (clk )
begin
if rising_edge(clk) then
rw <= '1';
elsif falling_edge(clk) then
rw <= '0';
end if;
end process;
, но хочется два...