Отправлено Larionov 27 октября 2005 г. 17:09

есть вопрос:
допустим есть один port rdwr : out std_logic;
и есть два процесса, которые исполняються по разным фронтам clk,
как сделать так чтоб они могли поочереди управлять портом, например в одном на rdwr высталяеться 0 , во втором 1, у меня пока что получаеться 'X' а не '0' или '1' по разным фронтам clk

• Еще можно удвоить частоту — Shtirlits   (31.10.2005 05:24 83.149.205.223, 575 байт)
• Если два процесса могут управлять одним портом - то всегда есть критерий выбора, какой процесс в данный момент более главный. (+) — Oldring   (28.10.2005 12:37 83.237.132.130, 530 байт)
  • пошел по пути варианта номер 2. — Larionov   (28.10.2005 15:24 193.30.244.198, пустое)
• Вам нужно написать разрешающую функцию (resolution function). См. описание языка, как это делается. — Stewart Little   (27.10.2005 19:55 82.140.81.2, пустое)
  • а синтезировать ее кто будет? Пушкин :) — yes   (28.10.2005 08:51 194.133.69.2, пустое)
    • Larionov, вы синтезировать будете? — id_gene   (28.10.2005 12:01 193.232.173.111, пустое)
      • да, синтез и в железо в будущем - когда до ума всё доведу — Larionov   (28.10.2005 15:15 193.30.244.198, пустое)
• этого хочется - out=(a AND clk) OR (b AND NOT clk)? но не хорошо это... — yes   (27.10.2005 17:54 194.133.69.2, пустое)
  • нет, хочется вот так: — Larionov   (27.10.2005 18:44 193.30.244.198, 464 байт)
    • Есть такой signal kind, но... — zlyh   (28.10.2005 17:04 80.82.61.29, 619 байт)
    • ну дык я это и написал - out==rw a==rw_1 b==rw_2 описываете это вне процесса - не помню как в VHDL это называется — yes   (28.10.2005 08:50 194.133.69.2, пустое)
      • Да-да, а потом констрейнами обложить по самое нехочу :) Только вот если фпга, то насколько оно сможет их соблюсти... — SM   (28.10.2005 09:37 213.141.159.26, пустое)
• Ответ: Выдать clk на этот порт :) — Dmv   (27.10.2005 17:48 81.169.230.62, пустое)