В нашей вселенной std_logic_vector был и есть просто массивом бит (, не только signed). Да и в верилоге вроде добавили и знаковое и беззнаковое. («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] В нашей вселенной std_logic_vector был и есть просто массивом бит (, не только signed). Да и в верилоге вроде добавили и знаковое и беззнаковое.

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))