Отправлено des00 26 октября 2005 г. 17:43 В ответ на: Да, это похоже на баг ксилинков. (+) отправлено Oldring 26 октября 2005 г. 17:22

то сделав инверсию клока, можно "забить" на время удержания. т.к. фазы выставления адреса и захвата данных в защелках памяти будут разнесены по времени на полпериода клока.
да упадет предельная частота работы схемы если мы хотим читать за 1 такт и pipeline register = 0, решиние проблемы:
включить pipeline register = 1 и подать на него тоже инверсный клок, и ждать латентность 2 такта.
Чип не битый (на эвалющн борде стоит)

• Нет, я имел в виду другое (+) — Oldring   (26.10.2005 19:17 83.237.132.196, 102 байт)