[an error occurred while processing this directive]
|
"получается что достаточно tsu уложить в период, а th будет гарантирован"
не согласен с этим
даташит ug070 стр.136
Setup and Hold Relative to Clock (CLK)
TRxCK_x = Setup time (before clock edge)
TRCKx_x = Hold time (after clock edge)
и все это расписанно отностительно входов, т.е. мало предустановить сигнал на времв Tsu ДО клока, нужно еще удержать этот сигнал НА ВХОДЕ на время tsu ПОСЛЕ клока.
Теперь смотрим на ситуацию, пусть для памяти эти времена будут
tsu = 1нс, th = 1нс , и сигналы идут с регистра, у которого время удержания выхода(задержка распространения сигнала) после клока th = 0.5нс
Что будет в этом случае по фронту клока ? адрес/данные изменяться ДО того как они будут захлопнуты во входных защелках памяти, естественно если адресс/данные изменились в предидущем такте.
Похоже что я не совсем корректно обрисовал ситуацию до этого.
Приношу тогда свои извенения за неккоректность.
E-mail: info@telesys.ru