[an error occurred while processing this directive]
|
Чтобы данный довод был верен, нужно представлять схему не на уровне традиционных ТТЛ элементов, а на уровне ячеек FPGA. С учетом всех задержек между ячейками. А иначе схема - это только дополнительный уровень трансляции логики проекта, приводящий к излишним ограничениям и ошибкам.
E-mail: info@telesys.ru