|
|
то что синтезатор ругается на первую строчку, не всегда значит что ошибка в первой строчке. Возможно ошибка в самом топ-левел файле.
По моему опыту могу сказть, что при переходах с одного языка на другой проблемы возникают только при использовании параметров.
Попоробуйте взять ВХДЛ-ный файл и вставить его в Вериложный, без всякой дополнительной логики, просто протранслировав сигналы ввода/вывода. Если получится, начните добавлять остальные компоненте в топ-левел файл, пока не соберёте полностью или не найдете ошибку.
ЗЫ: как я понял у вас топ-левел файл вериложный, однако синтезатор ругается "-- Error found in VHDL source". Может ваша лицензия не поддерживает верилог или смешанный дизайн ?
E-mail: 
info@telesys.ru
