Отправлено kot 03 октября 2005 г. 12:21 В ответ на: Ну у меня без проблем синтезится. Постарайтесь понять, что именно не нравится синтезатору. отправлено <font color=gray>DPAVLOV</font> 03 октября 2005 г. 11:36

"C:/hds_projects/v80/soc/hdl/soc_struct.v", line 1: Syntax Error near '/'.
Error in file C:/hds_projects/v80/soc/hdl/soc_struct.v
-- Error found in VHDL source

v80 - библиотека модулей на VHDL, soc_struct.v - верхний уровень (сгенерирован автоматически из блокдиаграммы). Первая строчка, на которой ошибка - это комментарий. То есть он его не понимает...

• Ответ: (+) — DPAVLOV   (03.10.2005 13:54 62.118.80.133, 707 байт)
  • Ответ: + — kot   (03.10.2005 14:22 213.87.47.8, 337 байт)
    • У меня ВХДЛ-ный проект содержит вериложные компоненты. (+) — DPAVLOV   (03.10.2005 16:47 62.118.80.133, 107 байт)
      • Ответ: + — kot   (03.10.2005 17:20 213.87.47.8, 455 байт)
        • Если файлы(ВХДЛ/верилог) небольшие, зашли их на мыло, попробую на своем проверить. — DPAVLOV   (03.10.2005 17:40 62.118.80.133, пустое)
          • Ответ: (+) — DPAVLOV   (03.10.2005 18:56 62.118.80.133, 94 байт)
            • Ответ: Понял. Буду над этим работать! Спасибо за уделенное внимание и ответы! — kot   (03.10.2005 19:28 213.87.47.8, пустое)
              • Ищи генератор на любой менторовский продукт от ZWT. — Gate   (03.10.2005 21:10 81.222.206.162, пустое)