|
|
Мне вообще сам принцип не понятен... Есть 2 модуля. Один описан на VHDL, другой на Verilog. Создаем их графические представления и на блокдиаграмме соединяем связями. Затем генерится верхний уровень на VHDL или Verilog. Главное генерится он правильно. При синтезе я должен указать все эти файлы как входные. Естественно там получается смесь из VHDL или Verilog описаний (что не правильно). Запускаю синтез и он ругается на ошибку синтаксиса VHDL или Verilog(что логично). При моделировании также генерится верхний уровень на VHDL или Verilog, только еще более сложный, так как там еще присутствуют модули тестбенча. Но тем не менее все эти связи Моделсим понимает каким то образом и не ругается. Вот и вся проблема. Кто чего подскажет?
E-mail: 
info@telesys.ru
