[an error occurred while processing this directive]
|
Подскажите пожалуйста как на Verilog описать ROM (например 64K x 8) и RAM такое же. Эти устройства не будут синтезируемы м нужны лишь для моделирования. В ROM хотелось бы помещать готовый файл HEX или BIN (чтобы это было делать как можно удобнее...).
Fransc.
E-mail: info@telesys.ru