1.generate -> Verilog 2001, 2 а зачем ? фпга большая, в нее много влезет ? («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] 1.generate -> Verilog 2001, 2 а зачем ? фпга большая, в нее много влезет ?

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено des00 04 августа 2005 г. 08:05
В ответ на: как на Verilog сделать параметрическую задержку не используя сигнал тактовой частоты и последовательный регистр? отправлено <font color=gray>первокласник</font> 04 августа 2005 г. 01:25

Составить ответ ||| Конференция ||| Архив

Ответы

спасибо, за ответы. А почему я не вижу реальной задержки при симуляции в квартусе? — первокласник (04.08.2005 20:19 213.137.239.238, 59 байт)
- хмм а опция "выкидывать lcell буферы" у вас отключена ? и ИМХО хадержки на LCELLах лучше не делать. — des00 (05.08.2005 07:55 80.89.147.5, пустое)
  - что-то я не сообразил, как это сделать:( А как еще можно сделать задержку без clk? — первокласник (05.08.2005 18:54 213.137.239.208, 141 байт)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru