[an error occurred while processing this directive]
|
подскажите, как в Verilog повесить обработчик на оба фронта тактового сигнала
always @ (posedge clk or negedge clk)
begin
if(clk)
begin
...обработчик переднего фронта...
end
else
begin
...обработчик заднего фронта...
end
end
вообще можно ли на верилог сделать нечто:
clk1:
-- -- -- -- -- -- -- --
--/1 \--/2 \--/3 \--/4 \--/1 \--/2 \--/3 \--/4 \--
clkout:
-- --
--------/ \--------------------/ \--------------
E-mail: info@telesys.ru