[an error occurred while processing this directive]
|
Хочу по фронту длинного сигнала en_wr_i сгенерить короткий (один такт clk_wr) сигнал en_wr. Клок-домены разные.
Почему варнинг?
process(clr_wr,clk_wr)
variable t,t_minus1,t_minus2:std_ulogic;
begin
if clr_wr='0' then t:='0'; t_minus1:='0'; t_minus2:='0'; en_wr<='0';
elsif clk_wr'event and clk_wr='0' then
t:=en_wr_i;
t_minus1:=t;
t_minus2:=t_minus1;
if(t_minus2='0')and(t_minus1='1')and(t='1')then
en_wr<='1'; else en_wr<='0';
end if;
end if;
end process;
E-mail: info@telesys.ru