[an error occurred while processing this directive]
|
> constant PIPA : std_logic_vector(15 downto 0) := "1000101100111111";
> reg [15:0] PIPA = 16'd35647;
А кто мешает и в VHDL также (почти):
constant PIPA : std_logic_vector(15 downto 0) := x"34FD";
Уж если вы написали, что в векторе 16 бит, то будьте добры себе соответствовать.
Verilog унаследовал от C весь тот типовой беспредел, который служит источником многих ошибок. Бардак с типами --- это не самое лучшее, что есть в С. Более строгий в отношении типов язык не позволит вам "прострелить себе ногу". :-)
Впрочем, этот разговор переговорен ни один раз...
E-mail: info@telesys.ru