[an error occurred while processing this directive]
Будем надеятся, что в следующей редакции верилога assign будет поддерживать блоки begin-end. А так-же if-else и case будут разрешены в блоках assign. Тогда, возможно, уважаемый SM слезет с любимого AHDL и будет писать как положено - на верилоге.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))