[an error occurred while processing this directive]
|
AHDL постороен на схематике, в нем описываются соединения между модулями и примитивами плюс какая-то логика и арифметика меж этих соединений. Ну не может по архитектуре ПЛИС какое либо межсоединение иметь Z-состояние. И в языке нет "Z". Есть только единица, ноль, и "а мне в данном случае пофиг", то есть X. Зато нет понятия процесс, нет списков чувствительностей. Просто подаем клоки, резеты и сеты на соотв. порты регистров. Все доступно и понятно схемотехнику. Верилог - описывается поведение системы как реакция на события. Это понятнее программисту. Просто разный подход к одному и тому-же. Какие-то конструкции требуют меньше писанины в верилоге, какие-то - в AHDL, это уже кому что удобнее. Я могу привести в пример то, что в AHDL я например могу понаставить условных блоков в десяти разных местах исходника, определяя внутри них значение на входе какого-то регистра. В верилоге же я обязан это делать только внутри always. Меня лично это раздражает. Хотя и на верилоге пишу тоже, не только на AHDL.
E-mail: info@telesys.ru