|
|
я не испытал абсолютно никаких проблем при описании этого на Верилоге:
inout [PDataWidth-1:0] DATA,
output reg [PDataWidth-1:0] data_r /* synthesis syn_useioff = 1 */,
...
reg [PDataWidth-1:0] data_w_reg /* synthesis syn_useioff = 1 */;
....
assign DATA = Dir_Out ? data_w_reg : 'hzzzz;
...
data_r <= DATA;
Что касается dff, jk и прочих - зачем эти детали? И так есть, над чем подумать. Пусть над этим у синтезатора череп пухнет. То же самое касается всяких там счетчиков/сумматоров/компараторов и т.д. Из библиотечных блоков в тему идут только те, которые вызывают вопросы при синтезе (вроде умножителей) и специфичные аппаратные узлы (память, ФАПЧ).
E-mail: 
info@telesys.ru
