Отправлено SM 03 июня 2005 г. 12:39 В ответ на: А без generate это можно сделать? отправлено dxp 03 июня 2005 г. 11:24

Я привык к циклу, в котором модуль TRI вызываю как функцию. А можно объявить переменную как массив из 8-ми модулей TRI, и сделать через нее без генерейта.

  dbus[7..0]:bidir;
  ...
variable
  di[7..0]:node;
  do[7..0]:node;
  en:node;
  tribuf[7..0]:TRI;
begin
  tribuf[].in=di[];
  tribuf[].oe=en;
  dbus[]=tribuf[];
  do[]=dbus[];

• Все же никак без дополнительных сущностей. :) (+) — dxp   (03.06.2005 13:05 194.226.180.10, 339 байт)
  • А не ввели потому, что (+) — SM   (03.06.2005 13:12 213.234.205.80, 677 байт)
    • Хм, (+) — dxp   (03.06.2005 13:46 194.226.180.10, 862 байт)
      • Ответ: (+) — Fat Robot   (03.06.2005 15:26 213.234.205.33, 57 байт)
        • И? — dxp   (03.06.2005 15:46 194.226.180.10, пустое)
      • А попробуйте написать что-либо такое, что при синтезе с Verilog будет быстрее работать чем, при использовании AHDL. — Victor®   (03.06.2005 15:03 212.67.84.229, пустое)
        • Конечно каждый язык хорош для своих задач (и схемный ввод никто еще не отменял), имхо AHDL отомрет как отмер ABEL у Xilinx(+) — cdg   (03.06.2005 18:05 80.68.3.242, 894 байт)
          • Ответ: (+) — SM   (03.06.2005 19:49 213.141.159.26, 379 байт)
            • здается мне что во второй задаче несколько тяжковато с generate будет — cdg   (15.06.2005 12:08 80.68.3.242, пустое)
            • да generate рулит :) — cdg   (06.06.2005 12:36 80.68.3.242, пустое)
        • В Xilinx ISE еще входит такая программа - FPGA Editor. В ней можно вообще вручную разводить. — Oldring   (03.06.2005 16:28 62.213.72.103, пустое)
          • В квартусе тоже есть. И что? — SM   (03.06.2005 19:50 213.141.159.26, пустое)
            • Тот же аргумент. Заведомо, вручную можно развести не менее эффективно, чем на AHDL. И что из этого? — Oldring   (06.06.2005 12:16 62.213.72.103, пустое)
        • А причем тут язык? (+) — dxp   (03.06.2005 16:00 194.226.180.10, 990 байт)
      • Ну опять то-же самое по десятому разу? (+) — SM   (03.06.2005 13:57 213.234.205.80, 1006 байт)
        • Будем надеятся, что в следующей редакции верилога assign будет поддерживать блоки begin-end. А так-же if-else и case будут разрешены в блоках assign. Тогда, возможно, уважаемый SM слезет с любимого AHDL и будет писать как положено - на верилоге. — druzhin   (03.06.2005 15:59 80.92.98.198, пустое)
          • А для чего положено на верилоге писать (ASIC), я и так на нем пишу. — SM   (03.06.2005 19:43 213.141.159.26, пустое)
            • А процессор свой, R-100, разве не на AHDL описывали? — dxp   (06.06.2005 09:15 194.226.180.10, 151 байт)
              • R100 на AHDL. А свежий релиз сейчас на верилоге делаю. — SM   (06.06.2005 19:28 213.141.159.26, пустое)
              • Нет, конечно. Это же АСИК. Я угадал? — druzhin   (06.06.2005 14:50 80.92.98.198, пустое)
  • Вообще-то в AHDL 1 (0) не всегда VCC (GND)! — Victor®   (03.06.2005 13:11 212.67.84.229, пустое)