Конструкция из AHDL "dac_buses[5..0][7..0] : output;" - на Verilog не возможна? Пробывал "output [7..0] dac_buses [5..0]" - не понимает. В Verilog многомерные шины возможны только внутри модуля? (reg [7..0] dac_buses [5..0] - это не вызывает вопросов) («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Конструкция из AHDL "dac_buses[5..0][7..0] : output;" - на Verilog не возможна? Пробывал "output [7..0] dac_buses [5..0]" - не понимает. В Verilog многомерные шины возможны только внутри модуля? (reg [7..0] dac_buses [5..0] - это не вызывает вопросов)

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено MikeM 02 июня 2005 г. 11:10

Составить ответ ||| Конференция ||| Архив

Ответы

Делайте широченную выходную шину — Fat Robot (02.06.2005 11:48 213.234.205.78, 210 байт)
- Ясно. Спасибо — MikeM (02.06.2005 12:03 212.113.112.201, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа