[an error occurred while processing this directive]
|
У любой конторы есть рекомендации по использованию vhdl и verilog.
Самое лучшее на мой взгляд у XILINX. Скачайте xst.pdf (4.3 Mb). Не
пожалеете. У Вас частный случай делителя. Наверно это Вам пригодиться:
// A modulus 9 up counter
module ct_module (clk, clr, strob);
parameter mod = 9;
parameter width = 4;
input clk;
input clr;
output strob;
reg [width-1:0] ct;
reg strob;
always @(posedge clk or posedge clr)
begin
if (clr == 1'b1)
ct <= 4'h0;
else if (ct == (mod-1))
ct <= 4'h0;
else
ct <= ct + 1'b1;
end
always @(posedge clk)
begin
strob <= ~(|ct);
end
endmodule
E-mail: info@telesys.ru