[an error occurred while processing this directive]
|
clk был - я его при коприровании забыл поставить.
что это за язык тогда такой, если не объявлен wire,
а он мне пишет, что индекс за пределами массива?
что нужно добавить, что бы это заработало? :
module hdl7(CLK,LED1);
input CLK;
output LED1;
reg F;
reg LED1;
foo FOO(out2);
always @(posedge CLK)
begin
F <= out2[0];
LED1 <= out2[1];
end
endmodule
module foo(output wire [1:0] out1);
assign out1 = {1,1};
endmodule
------------------
Error: Verilog HDL error at hdl7.v(83): index 1 cannot be outside range (0 to 0) of array out2
E-mail: info@telesys.ru