Отправлено mezzanine 13 мая 2005 г. 02:45

module hdl7(
LED1
);
output LED1;
reg LED1;
foo FOO(.out1(o));
always @(posedge CLK)
if(o[1] == 0) LED1 = o[0];

endmodule

module foo(output wire [1:0] out1);
assign out1 = {1,1};
endmodule

----quartus:

Error: Verilog HDL error at hdl7.v(74): index 1 cannot be outside range (0 to 0) of array o
Error: Can't elaborate user hierarchy

• Спасибо ответившим! Мне нужно было сразу обратить внимание на ... — mezzanine   (13.05.2005 18:17 83.237.59.39, 518 байт)
  • Тогда вам будет очень рад принять в свои объятия ВХДЛ(+) — des00   (13.05.2005 18:33 80.89.147.5, 132 байт)
    • Будет повод еще разок на VHDL взглянуть, хотя читаемость его кода меня не устроила. — mezzanine   (13.05.2005 21:10 83.237.59.39, пустое)
• хмммм(+) — des00   (13.05.2005 07:43 80.89.147.5, 167 байт)
  • Как мне обратиться к элементу выходного вектора wire, передаваемого из модуля? — mezzanine   (13.05.2005 16:02 83.237.59.39, 593 байт)
    • Обяви out2 !!!! ИМХО должно быть так(+) — des00   (13.05.2005 17:33 80.89.147.5, 328 байт)
• А что такое 'o'? Где объявлено? — dxp   (13.05.2005 07:40 194.226.180.10, пустое)