Отправлено vova75 11 мая 2005 г. 05:31

а именно в случае A = B + C, где A-8бит знаковая,B-4бит знаковая,C-2бит беззнаковая.
В RTL видно что для B не делает расширение знака, ну и в "железе" проект работает не правильно. Версии 7.7.1 и ниже делают правильно.
Галочка "Verilog 2001" конечно стоит :)

Может я не совсем понимаю правила "Verilog 2001" в области знаковых и беззнаковых чисел ?

• A = $signed(B) + &unsigned(C), или A = {{4{B[3]}},B} + {{6{C[1]}},C} — des00   (11.05.2005 08:16, пустое)
  • A = $signed(B) + $unsigned(C) естественно — des00   (11.05.2005 08:17, пустое)
    • Мне надо A[7:0] = {{4{B[3]}},B[3:0]} + {{6{1'b0}},C[1:0]} , — Vova75   (12.05.2005 01:42 82.179.140.17, 561 байт)
      • е сказал ручками прописать A[7:0] = {{4{B[3]}},B[3:0]} + {{6{С[1]}},C[1:0] — des00   (12.05.2005 10:08 80.89.147.5, пустое)