[an error occurred while processing this directive]
можно подробнее pls?
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
Avsetaki
05 мая 2005 г. 15:34
В ответ на:
На верилоге написать алгоритм так: в блоке `always @*` применить `blocking assignment`.
отправлено druzhin 05 мая 2005 г. 15:30
Составить ответ
|||
Конференция
|||
Архив
Ответы
а в чем проблема перейдти от синхронного к асинхронному делителю ? заменить <= на = ??
—
des00
(05.05.2005 16:08,
пустое
)
Не выходит так просто заменить non-blocking на blocking (+)
—
Avsetaki
(05.05.2005 16:53, 1165 байт)
Не пизди, всё выходит простой заменой always @(posedge clk) на always @*. Синтезёр - Симплифи 80.
—
druzhin
(05.05.2005 17:13,
пустое
)
:))))))))) . Синтезёр - синплифай, а симулёр кто? Квартус такую замену тоже глотает - не давится, а на выходе - враньё
—
Avsetaki
(05.05.2005 17:57,
пустое
)
Простите, Вы правы. Надо как-то убрать итерацию.
—
druzhin
(05.05.2005 19:11,
пустое
)
хмм ну а если "развернуть" во времени сие ?? т.е. делать не итерационно а по стадиям ?
—
des00
(05.05.2005 17:13,
пустое
)
Да, пока у меня есть только такой вариант. Буду его пробовать.
—
Avsetaki
(05.05.2005 17:23,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru