Модуль деления на переменную (Verilog) - как его сделать??? (+) («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Модуль деления на переменную (Verilog) - как его сделать??? (+)

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено Avsetaki 05 мая 2005 г. 10:11

с сериальным сабжем проблем нет, но нужен асинхронный, который выполняет операцию деления за 1 такт часов.
Помнится Альтеровский LPM это делать умел - значит это возможно, жаль что его нельзя сконверить в Verilog
помогите pls

Составить ответ ||| Конференция ||| Архив

Ответы

Получите. — V61 (10.05.2005 11:21, 762 байт)
- Спасибо, модуль работает, получаются те же 31nS для APEXII. Попробую разобраться с методами ускорения — Avsetaki (10.05.2005 11:59, пустое)
  - Посмотрите результирующую схему, — V61 (10.05.2005 12:25, 99 байт)
    - Как это не должно быть мультиплексоров ? (+) — SM (11.05.2005 09:40, 168 байт)
      - Да нет. — V61   (11.05.2005 11:49 195.245.194.142, 272 байт)
        
        Однако LPM генерирует именно схему (+) — SM   (11.05.2005 11:58 213.141.159.26, 91 байт)
        
        Я помню. — V61   (11.05.2005 12:11 195.245.194.142, 162 байт)
        
        Ответ: (+) — SM   (11.05.2005 12:18 213.141.159.26, 357 байт)
Альтеровский LPM (+) — SM (09.05.2005 23:47, 561 байт)
- откуда берём xport? (синтезю на Synplify80, там поддержка деления на 2^n только) — Avsetaki (10.05.2005 11:30, пустое)
  - читаем FAQ и смотрим, что он идет в составе ISE — SM (11.05.2005 09:08, пустое)
Если потерьпите до вторника, вышлю. — V61 (06.05.2005 11:23, 98 байт)
- нет, что-то не могу я найти. Буду рад если поможете. Пока что работает вариант Сергея(+) — Avsetaki (06.05.2005 12:27, 116 байт)
  - Я не помню характеристик. — V61 (06.05.2005 12:45, 296 байт)
    - ОК, вторник. Результат по скорости после компиляции нетлиста на квартусе 31nS — Avsetaki (06.05.2005 14:03, пустое)
Лови — -=Sergei=- (05.05.2005 17:52, 1484 байт)
- уточните конструкцию(+) — Avsetaki (05.05.2005 18:02, 171 байт)
Может поможет (URL), реализуйте алгоритм — Builder (05.05.2005 17:17, пустое, ссылка)
- спасибо, попробую разобраться — Avsetaki (05.05.2005 18:21, пустое)
В ActivHDL есть coregenerator он на VHDL делает — cdg (05.05.2005 13:12, пустое)
- ActivHDL у меня нету, да и нужен именно Verilog. Может есть ещё какие идеи? — Avsetaki (05.05.2005 14:49, пустое)
  - На верилоге написать алгоритм так: в блоке `always @*` применить `blocking assignment`. — druzhin (05.05.2005 15:30, пустое)
    - а если делитель не являеться степенью двойки ?? — des00 (05.05.2005 16:05, пустое)
    - можно подробнее pls? — Avsetaki (05.05.2005 15:34, пустое)
      - а в чем проблема перейдти от синхронного к асинхронному делителю ? заменить <= на = ?? — des00   (05.05.2005 16:08, пустое)
        
        Не выходит так просто заменить non-blocking на blocking (+) — Avsetaki   (05.05.2005 16:53, 1165 байт)
        
        Не пизди, всё выходит простой заменой always @(posedge clk) на always @*. Синтезёр - Симплифи 80. — druzhin   (05.05.2005 17:13, пустое)
        
        :))))))))) . Синтезёр - синплифай, а симулёр кто? Квартус такую замену тоже глотает - не давится, а на выходе - враньё — Avsetaki   (05.05.2005 17:57, пустое)
        
        Простите, Вы правы. Надо как-то убрать итерацию. — druzhin   (05.05.2005 19:11, пустое)
        
        хмм ну а если "развернуть" во времени сие ?? т.е. делать не итерационно а по стадиям ? — des00   (05.05.2005 17:13, пустое)
        
        Да, пока у меня есть только такой вариант. Буду его пробовать. — Avsetaki   (05.05.2005 17:23, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа