Отправлено evgenchik 25 апреля 2005 г. 23:40

В предыдущей эхе затрагивалась эта тема, но я так и не понял можно ли сделать проверку четности одним битом не используя верилог или VHDl?
Задумка вроде бы проста посчитать количество единиц и сделать вывод больше 1 или больше 0.

• Привет Барс. Давненько тебя здесь не было, мы соскучились. На протяжении нескольких страниц конфы евгеньчик не может понять чего ему надо - чётность, количество искл-или, мажоритарность. Единственное, что понятно - емуманиакально нравиться МАКС-схематик и вызывают омерзение любые ХДЛ. Барс, вспомни притчу про бисер и свиней и не трать на евгеньчика время, лучше с нами о чём-нибудь пофлейми. — druzhin   (03.05.2005 16:55, пустое)
  • И я Вас тоже привествую! Со всеми прошедшими праздниками! Наконец-то закончились эти каникулы :) — Барс   (11.05.2005 10:26, пустое)
• насколько я поняла, сделать можно, только получается некрасиво и непараметризируемо — Барс   (29.04.2005 14:01, 60 байт)