Отправлено Postoroniy_v 22 апреля 2005 г. 15:07 В ответ на: И всё же ответа нету. Кто знает и Verilog и VHDL?(+) отправлено переходящий от AHDL к VHD 22 апреля 2005 г. 12:10

VHDL choice warning at : ignored choice containing meta-value ""

--------------------------------------------------------------------------------
CAUSE: In a VHDL Design File (.vhd) at the specified location, you used a choice that contains the specified meta-value. Integrated Synthesis ignored this choice because it cannot synthesize logic that exactly matches the simulated behavior of the choice. In particular, VHDL simulators treat meta-values as real logic values rather than don't care values; for example, a comparison between a std_logic 1 and X results in FALSE. Therefore, Integrated Synthesis cannot treat meta-values as don't care values without creating an inherent mismatch between simulation and synthesis results.
ACTION: If you intended this behavior, no action is required. Otherwise, restructure the HDL code to remove the meta-value from the choice.

• Ага, видел такие ворнинги(+) — переходящий от AHDL к VHD   (22.04.2005 15:22, 119 байт)
  • оба языка знать - не повредит(-) — Postoroniy_v   (22.04.2005 15:41, пустое)
    • Ответ: — переходящий от AHDL к VHD   (22.04.2005 15:43, пустое)