[an error occurred while processing this directive]
|
с помощью don't care как это возможно в AHDL или Verilog?
Что-то типа:
when st2 =>
case data_in(7 downto 0) is
when "00xxxxxx" => next_state <= st1;
when "11xxxxxx" => next_state <= st3;
when others => next_state <= st0;
end case;
И чтоб в квартусе работало.
E-mail: info@telesys.ru