[an error occurred while processing this directive]
sinxronnyj proekt . zakonchenye moduli s odnim CLK.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
KA_n
12 апреля 2005 г. 08:54
В ответ на:
Друзья, когда вы пишите на VHDL большие проекты как вы справляетесь с Эфектом Гонок (т.е. что-то неуспевает и т.д.) может есть к-ниб. методы решения этой проблемы?
отправлено Super_Elecric 12 апреля 2005 г. 01:15
Составить ответ
|||
Конференция
|||
Архив
Ответы
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru