[an error occurred while processing this directive]
Verilog (Где я глупость сделал?)
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
|
Отправлено
Artem 08 апреля 2005 г. 11:00
|
|
|
|
wire CS = (AB & 10'b0000010000) && (~(AB | 10'b1111101000)) && (!CS) && (OE);
Это истино при
AB =
10'h10
10'h11
10'h12
10'h13
10'h14
10'h15
10'h16
НО не при
10'h17
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru