Отправлено Andersen 07 апреля 2005 г. 13:21

в VHDL я новичек, изучаю код написанный посторонним
в top файле обьявляется

signal GRES: std_logic:='0';

name1: aru port map(
GRES => GRES,
sig => sig,
);

name2: pll port map(
GRES => GRES,
s => s,
);

в доке вот прочитал что после загрузки генерится глобальный ресет, а как к нему добраться к этому сигналу, и на кой такое занесение сигнала сам в себя
GRES => GRES,

• Ответ: В библиотеке unisim есть элемент - roc. Генерит 100 ns глобального ресета. Вот по нему и шпарь. — papasha   (08.04.2005 21:54, пустое)
• ну и все таки можно ли поймать за руку сигнал Global Set Reset (GSR) и проинишить по нему регистр — Andersen   (07.04.2005 16:10, пустое)
  • помоему атрибут такой есть. а средствами языка - не знаю, может как то заинфернить можно — yes   (08.04.2005 09:00, пустое)
    • thenx, i`ll try... — Andersen   (08.04.2005 09:51, пустое)
• Никакого занесения самого в себя нет (+) — andrew_b   (07.04.2005 13:48, 333 байт)
  • хочу установки начальные по нему сделать, слышал что такое работает — Andersen   (07.04.2005 14:06, пустое)
    • Кошерный вариант --- это внешний ресет. — andrew_b   (07.04.2005 14:32, пустое)