[an error occurred while processing this directive]
На Verilog(+)
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
module Par(
In,
Out
);
` define Width
input [(Width-1):0] In;
output Out; assign Out = ^In;
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru