Отправлено zlyh 24 марта 2005 г. 14:29 В ответ на: Для VHDL тоже? отправлено Serega Doc 24 марта 2005 г. 10:28

В самом языке помоему нет. Это ставится в моделяторе. Но в языке можно задать например задержку сигнала. Так вот компилятор найдёт самый короткий временной шаг в проекте и будет моделировать с ним даже если в моделяторе указан более длинный шаг. Так что клок ограничит моделятор как ему будет надо.

Ещё, тормозить может не процессор а запись на HDD.
Говорят что переменные быстрее моделятся чем сигналы. Чем меньще process-ов тем быстрее.
Но вот это палка о ...

Да и что такое "большое время"? :-) Люди и сутками моделят. И ничё.