Правда нифиха не поменяется, так как HDL - событйное моделирование («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Правда нифиха не поменяется, так как HDL - событйное моделирование

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено -=Sergei=- 23 марта 2005 г. 16:54
В ответ на: Как и везде - через `timescale. После слэша идет указание временнОго разрешения симулятора. отправлено dxp 23 марта 2005 г. 16:09

и какие бы вы временные интервалы не ставили число событий на все время работы будет одно и тоже :((( а значит и время моделирования не изменится

Составить ответ ||| Конференция ||| Архив

Ответы

Попробуйте (+) — dxp (24.03.2005 07:43, 43 байт)
- Не совсем понятно где эту команду надо ставить? — Serega Doc (24.03.2005 10:12, 137 байт)
  - Обычно ставят вверху сорца. Поскольку такая директива (+) — dxp (24.03.2005 10:42, 104 байт)
  - В первой строке верилоговского исходника. — SM (24.03.2005 10:18, пустое)
    - Для VHDL тоже? — Serega Doc (24.03.2005 10:28, пустое)
      - Ответ: — zlyh (24.03.2005 14:29, 540 байт)
      - Не знаю, не умею. — SM (24.03.2005 10:50, пустое)
      - ИМХО сделать Generate TestBench, и посмотреть куда прописываеться эта строка :) — des00 (24.03.2005 10:32, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru