[an error occurred while processing this directive]
Как и везде - через `timescale. После слэша идет указание временнОго разрешения симулятора.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
dxp
23 марта 2005 г. 16:09
В ответ на:
Подскажите а где нибудь изменяется временной шаг моделирования в Aldec HDL. А то мне нужно промоделировать огромный промежуток времени и файлы получучаются по 50 MB и время моделирования очень большое
отправлено Serega Doc 23 марта 2005 г. 15:04
Составить ответ
|||
Конференция
|||
Архив
Ответы
Правда нифиха не поменяется, так как HDL - событйное моделирование
—
-=Sergei=-
(23.03.2005 16:54, 145 байт)
Попробуйте (+)
—
dxp
(24.03.2005 07:43, 43 байт)
Не совсем понятно где эту команду надо ставить?
—
Serega Doc
(24.03.2005 10:12, 137 байт)
Обычно ставят вверху сорца. Поскольку такая директива (+)
—
dxp
(24.03.2005 10:42, 104 байт)
В первой строке верилоговского исходника.
—
SM
(24.03.2005 10:18,
пустое
)
Для VHDL тоже?
—
Serega Doc
(24.03.2005 10:28,
пустое
)
Ответ:
—
zlyh
(24.03.2005 14:29, 540 байт)
Не знаю, не умею.
—
SM
(24.03.2005 10:50,
пустое
)
ИМХО сделать Generate TestBench, и посмотреть куда прописываеться эта строка :)
—
des00
(24.03.2005 10:32,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru