Отправлено xdan 10 февраля 2005 г. 20:22 В ответ на: это в теории строгие языки с обязательными декларациями и т.п. привлекательны, а когда до практики дело доходит - начинаются расслабления синтаксиса отправлено yes 10 февраля 2005 г. 15:33

Может в данном примере типизация и не важна, она так же не играет значения в проектах, на 5-10 вентилей. А вот если там 5-10 млн вентилей, проект раз на 1 млн транзакций выдает неверные данные, и где-то в нем глубоко внутри написано:
a = b;
где оба сигнала - векторы разной длинны по причине ошибки вычистения их длинн в Н-ом файле, а компилятор на это даже ворнинга не выдает, то эту ошибку в Н-ом файле можно искать неделями... тут уж можно серьезно призадуматься о важности типизации :).

• да вот, что интересно - большие проекты на Verilog-е пишут (по крайней мере пару лет назад) — yes   (11.02.2005 09:40, 264 байт)
  • не стоит так обобщать ;) — xdan   (11.02.2005 19:26, 264 байт)
  • В принципе - если использовать определённую методику (к примеру можно посмотреть корку Ethernet от Игоря Мохора), то тотже VHDL. Только вместо типов define'ы :). — A_S_N   (11.02.2005 11:03, пустое)