|
|
На ЯВУ нельзя написать абсолютно такую же программу как и на асме с точностью до команды, а на VHDL/Verilog можно описать абсолютно идентичное устройство и разместить его на тех же участках кристалла.
Скорость написания Verilog кода ни чуть не ниже. Считается, что gate-level описания на Verilog пишутся быстрее всего. Про RTL и уровни выше, вообще, молчу. В следствии чего, не вижу большого смысла в этих "низкоуровневых" языках.
Для описания простых устройств всех тонкостей высокоуровневых языков знать не надо. Так, для VHDL в начале достаточно понять что такое architecture и entity (для Verilog - module), а потом просто юзать примитивы из библиотеки нужного чипа и соединять их, считай ассемблер :) (ИМХО: ужасный подход :), хотя и надежный).
E-mail: 
info@telesys.ru
