Отправлено Doka 28 января 2005 г. 16:25 В ответ на: (+) отправлено cdg 28 января 2005 г. 15:39

reg - это триггер(ну или защелка) . .дополнительная задержка в такт.. вот ее как раз быть не должно
.
притом промежуточный вариант заставляет как-раз таки опять прийти к проблеме увязывания FOR и WIRE :(

• reg - когда защелка! Ничего на такт не задерживает. — Пятничный хрен   (28.01.2005 17:09, пустое)
• reg - это не триггер и не защелка. Это сигнал, которому присваивание поисходит по событию. (+) — dxp   (28.01.2005 17:01, 188 байт)
  • Точно, reg комбинаторика без posedge, читайте стандарт ну или хэлпы на крайний случай — cdg   (28.01.2005 18:15, пустое)
  • Во более правильно! — Пятничный хрен   (28.01.2005 17:18, пустое)
    • выдержка из IEEE Standart HDL Verilog (+) — Doka   (28.01.2005 18:19, 526 байт)
      • Вот другая цитата — cdg   (28.01.2005 18:45, 462 байт)