Отправлено cdg 28 января 2005 г. 15:39 В ответ на: Verilog: столкнулся с тем, что оператор FOR применим только в GENERATE или ALWAYS, но мне нужно (+) отправлено Doka 28 января 2005 г. 14:39

Т.е. можно сначанла взять reg [a:0] tmp и wire [a:0] my_wire, а затем если уж так не втерпеж assign my_wire[] = tmp[]

• не фтыкаю :( — Doka   (28.01.2005 16:25, 215 байт)
  • reg - когда защелка! Ничего на такт не задерживает. — Пятничный хрен   (28.01.2005 17:09, пустое)
  • reg - это не триггер и не защелка. Это сигнал, которому присваивание поисходит по событию. (+) — dxp   (28.01.2005 17:01, 188 байт)
    • Точно, reg комбинаторика без posedge, читайте стандарт ну или хэлпы на крайний случай — cdg   (28.01.2005 18:15, пустое)
    • Во более правильно! — Пятничный хрен   (28.01.2005 17:18, пустое)
      • выдержка из IEEE Standart HDL Verilog (+) — Doka   (28.01.2005 18:19, 526 байт)
        • Вот другая цитата — cdg   (28.01.2005 18:45, 462 байт)