Verilog: столкнулся с тем, что оператор FOR применим только в GENERATE или ALWAYS, но мне нужно (+) («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Verilog: столкнулся с тем, что оператор FOR применим только в GENERATE или ALWAYS, но мне нужно (+)

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено Doka 28 января 2005 г. 14:39

просто двумерные WIRE присвоить.. как?
т.е. так не работает
for (i=1; i < l_fir; i=i+1) assign iid[i] = iod[i-1];
.
.
а так требует описания присваиваемых переменных , как типа REG :(
always @* begin
for (i=1; i < l_fir; i=i+1) iid[i] = iod[i-1];
end
.
как выкрутиться??... потому что нужна именно WIRE

Составить ответ ||| Конференция ||| Архив

Ответы

Ответ:(+) — druzhin (28.01.2005 19:20, 140 байт)
- спасибо! заработало!! Ж:-] — Doka (29.01.2005 12:39, пустое)
А чем generate не устраивает? Нагенерить им этих присвоений... — SM (28.01.2005 18:14, пустое)
- Ответ: пробовал (+) — Doka (28.01.2005 18:16, 146 байт)
(+) — cdg (28.01.2005 15:39, 117 байт)
- не фтыкаю :( — Doka (28.01.2005 16:25, 215 байт)
  - reg - когда защелка! Ничего на такт не задерживает. — Пятничный хрен (28.01.2005 17:09, пустое)
  - reg - это не триггер и не защелка. Это сигнал, которому присваивание поисходит по событию. (+) — dxp (28.01.2005 17:01, 188 байт)
    - Точно, reg комбинаторика без posedge, читайте стандарт ну или хэлпы на крайний случай — cdg (28.01.2005 18:15, пустое)
    - Во более правильно! — Пятничный хрен (28.01.2005 17:18, пустое)
      - выдержка из IEEE Standart HDL Verilog (+) — Doka (28.01.2005 18:19, 526 байт)
        
        Вот другая цитата — cdg (28.01.2005 18:45, 462 байт)
а чем reg смущает??? — cdg (28.01.2005 15:34, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа