[an error occurred while processing this directive]
|
на VHDL было так:
tmp <= din (CONV_INTEGER(coe_shift2)+w_16-1 downto CONV_INTEGER(coe_shift2));
на Verilogе так
assign tmp = din[coe_shift2+15:coe_shift2];
естественно не работает (по стандарту)
а как иначе описать чтобы работало?
надо из вх.сигнала din (40 разрядов) в зависимости от значения сигнала coe_shift2 (4 разр.) выбрать выходной 16разр. сигнал.
E-mail: info@telesys.ru