Отправлено Doka 26 января 2005 г. 17:13

на VHDL было так:
tmp <= din (CONV_INTEGER(coe_shift2)+w_16-1 downto CONV_INTEGER(coe_shift2));

на Verilogе так
assign tmp = din[coe_shift2+15:coe_shift2];

естественно не работает (по стандарту)
а как иначе описать чтобы работало?

надо из вх.сигнала din (40 разрядов) в зависимости от значения сигнала coe_shift2 (4 разр.) выбрать выходной 16разр. сигнал.

• Зато в сдвигах можно(+) — cdg   (27.01.2005 10:34, 200 байт)
  • или непонял никто, или никому уже ненадо, или наоборот :)))) — cdg   (28.01.2005 09:57, пустое)
    • надо! спасибо! я тоже к этому пришел :) ..просто онлайн не так часто бываю как хотелось бы %( — Doka   (28.01.2005 13:43, пустое)
      • вдогонку (+) — Doka   (28.01.2005 13:44, 160 байт)
        • А на чем моделируете? — cdg   (28.01.2005 13:51, пустое)
          • Modelsim 6.0a / но причем тут.. (+) — Doka   (28.01.2005 14:33, 109 байт)
            • Да просто интересно, кто на чем работает. — cdg   (28.01.2005 15:31, пустое)
    • мне надо! спасибо за подсказку :-) — Postoroniy_v   (28.01.2005 10:24, пустое)
• можно в for выбрать, или влоб - — yes   (26.01.2005 18:05, 322 байт)